Iterative algorithms for timing and low power driven VLSI standard-cell placement

MAHMOOD-UR-REHMAN MINHAS2022-05-182022-05-185490https://drepo.sdl.edu.sa/handle/20.500.14154/933في هذه الرسالة ، نركز على توزيع الخلية المعيارية للدوائر المتكاملة ذات الكثافة العالية جداً (VLSI) مع الأهداف من تقليل الاستهلاك الطاقة ، أداء التوقيت ، وطول الموصل ، بينما يؤخذ عرض التصميم كقيد . هذا عرف لكون مشكلة تفاؤل صعبة . استعملنا قاعدتان تكرارتان قاعدة جينية (Gentic Algorithm) والبحث تابو (Tabu Search) لإيجاد حل جيد إلى هذه المشكلة . بالإضافة لذلك ، اقترحنا استعمال هجين مبتكر . تستلزم المشكلة مجموعة من الأهداف المتعارضة ، وقد أدرجت القواعد المبهمة في التصميم التكلفة الكلية التي تدمج تكاليف الأهداف المفردة في قيمة واحدة . استعملت التكنيكات المقترحة إلى دوائر معيار ISCAS-85/89 والنتائج مبشراً .enIterative algorithms for timing and low power driven VLSI standard-cell placementThesis