Faisal Mohammad Zahar Soleja2022-05-182022-05-185014https://drepo.sdl.edu.sa/handle/20.500.14154/2670تستخدم لغات وصف الدوائر (HDLs) غالباً في التوثيق والاتصال والتحقق ، وكذلك تستخدم كلغة توصيف مدخلة إلى أنظمة التصميم الآلي (DA) المستخدمة في توليف نماذج الدوائر المتكاملة ذات النطاق الواسع جداً (VLSI) . وخلال العقدين الماضيين استخدمت لغة (AHPL) - وهي من لغات وصف الدوائر (HDL) - في نمذجة الأنظمة الرقمية . ومنذد عهد قريب تم تطوير لغة أسمها VHDL (لغة VHSIC لوصف الدوائر) تحت رعاية برنامج وزارة الدفاع الأمريكية لتطوير الدوائر المتكاملة ذات السرعات الفائقة . وهذه اللغة تأخذ طريقها بسرعة كلفة الجيل التالي لأنظمة التصميم الآلي . ولكن يسبب مدى ضخامتها وتطورها جعلت من VHDL لغة صعبة التعلم والابداع . وبالمقابل فإن AHPL لغة مختصرة يمكن التفنن فيها خلال ساعات قليل . أن الهدف من هذا البحث هو تطوير أداة تسهل على المصممين سرعة التعلم والابداع في لغة VHDL . نقدم في هذا البحث أداة تأليف آلية لتوصيف VHDL باستخدام مواصفات AHPL المكافئة لها . والجزء الرئيسي في الخوارزمية المقترحة هو قالب المعايرة وهو مخطط هيكلي لنموذج VHDL توليدي . يتكون من مجموعة جزئية صغيرة من تركيبات VHDL كافية لاستخلاص وصف VHDL الماكافئ لأي نموذج AHPL داخل . ويوضح أحد الأمثلة طريقة عمل المؤلف المقترح .enThesis