Browsing by Author "Ayman Hroub"

Now showing 1 - 2 of 2

Restricted
HySim: A Hybrid Software/Hardware Simulation Framework for Early Architectural Exploration of Chip Multiprocessors
(Saudi Digital Library) Ayman Hroub
محاكاة بنية الحاسب الآلي ھي الأداة الفعلية لتقييم أداء الحاسب. تتضمن المحاكاة بناء نموذج لمركبات الحاسب ذات التأثير على الأداء. لقد دأب الباحثون على استخدام المحاكيات البرمجية و ذلك بسبب مرونتھا و سھولة بنائھا و انخفاض تكلفتھا. ولكن في المقابل تتصف ھذه المحاكيات بالبطء الشديد و خصوصاً في حالة النماذج الدقيقة جداً. لقد ازدادت المعالجات تعقيد اً و خاصة في حقبة المعالجات متعددة الأنوية، فلقد أصبح المعالج يتكون من عدد كبير من الأنوية التي تربطھا شبكة معقدة و ازداد ھرم الذاكرة تعقيد اً. لذلك فإنه يتعين على الباحث أن يستكشف عدد اً ھائلاً من خيارات التصميم لاختيار التصميم الأفضل أداءً. علاوةً على ذلك، فإن المعالجات متعددة الأنوية تحتوي على عدد كبير من الأحداث المتوازية. لذلك أصبح ايجاد وسيلة محاكاة تتسم بسرعة كبيرة حاجة ملحة حتى لو كان ذلك على حساب شيء من دقة المحاكي من أجل تسريع المحاكاة. في مراحل التصميم الأولى يكون اھتمام المصمم بمقارنة خيارات التصميم المختلفة مع بعضھا و استبعاد الخيارات غير المجدية أكثر من اھتمامه في الحصول على نتائج أداء متناھية الدقة. في ھذه الأطروحة نقترح ھايسم الذي ھو عبارة عن إطار محاكاة ھجين يتكون من البرمجيات و العتاديات المادية للاستكشاف المبكر لأداء الرقائق متعددة المعالجات. ھايسم يستغل التوازي الناعم و المحاكاة في ھايسم تتم على مرحلتين: المرحلة الأولى تتضمن تنفيذ . (FPGAs) الخشن الذي توفره أجھزة ال نتيجة ھذه المرحلة ھي تتبع لتنفيذ التطبيق. في المرحلة الثانية يتم تسليم .(pin) التطبيق على المعالج الأم تحت أداة .(FPGA) تتبع التطبيق لنموذج التوقيت المبني على ال التي تمتلك مساحات تخزين محدودة (FPGA) نظر اً لأن حجم تتبع التنفيذ كبير جد اً و يتعذر تخزينه خاصةً على ال قمنا بتطوير تقنية لضغط ھذا التتبع و تقليص حجمه بحيث يتحول إلى شكل قابل للتنفيذ يمكن فھمه من قبل نموذج التوقيت. لذا فإن الابتكار في ھذه الأطروحة ذو شقين: الشق الأول تقنية ضغط فعالة لضغط تتبعات التنفيذ حيث أصبح حجم التتبع المضغوط أصغر من حجمه الأصلي ب 2987.9 مرة في أحسن الأحوال. الشق الثاني يتضمن إطار محاكاة سريع جداً. لقد تم التحقق من دقة ھايسم من خلال مقارنته بعتاديات مادية حقيقية باستخدام مجموعة من أظھرت النتائج أن سرعة ھايسم قد تصل إلى 2204.257 مليون . (SPLASH-2 and PARSEC) تطبيقات تع
1 0
Restricted
Multithreaded Processor Core Optimized for Parallel Thread Execution
(Saudi Digital Library) Ayman Hroub
لقد استغل معماريّو الحاسب الآلي التطوّر المتسارع في تقنية الدوائر المتكاملة عالية الكثافة (VLSI) و المتمثل في زيادة عدد الترانزستورات على الرقاقة الإلكترونية الواحدة في تطوير معالجات أكثر تعقيدا ً و أكثر فعاليّةً مثل معالج (Superscalar) الذي يعتمد على وجود تعليمات متوازية (ILP) في البرامج لكي يتسنّى له معالجة أكثر من تعليمة في آن واحد. بعض التطبيقات كمعالجة الرسوم و الحسابات العلمية هي تطبيقات كثيرة الإنتاجيّة حيث تحتوي على كمية هائلة من التوازي. إنّ المزايا المعقدة كالتنبأ بالتفرّع و إصدار أكثر من أمر معاً و التنفيذ غير المرتّب و الموجودة في العديد من المعالجات مثل (Superscalar) غيرضرورية لهذه التطبيقات. لذا فإن هذه التطبيقات تحتاج إلى معالجات خاصة تصمّم خصصيصا لها. هذه المعالجات الخاصة يجب أن تكون معالجات من نوع تعليمة واحدة و عدة نياسب (SIMT) و الذي يقتضي إصدار تعليمة واحدة و تنفيذها لعدة نياسب بالتعاقب. إنني أقترح في هذا البحث نواة معالج تسمّى (PAR) و المبنية على مجموعة التعليمات (PAR ISA) التي اقترحها الدكتور مدوّر. تعتبر نواة المعالج (PAR) من نوع (SIMT) و تقوم باستلام العبء من الإجرائية الرئيسية على شكل رزمة تسمّى (PAR Packet) حيث تقوم النّواة (PAR) بتنفيذ البرنامج المرتبط بهذه الرزمة لعدد معيّن من النياسب يتم تحديده في الرزمة (PAR Packet). لقد أظهرت نتائج المحاكاة أن النواة (PAR) نواة عالية الإنتاجية و عالية الاستفادة من مصادر العتاد المادي الموجودة. لقد كانت نسبة الاستفادة من العتاديات المادية 100% في أحسن الأحوال و كان الحد الأقصى لعدد التعليمات التي يتم تنفيذها في الدورة الزمنية الواحدة 2.75 تعليمة/الدورة عندما كانت النواة تحتوي على أربعة نياسب. بالإضافة إلى ذلك، أظهرت نتائج المحاكاة أن هذا النوع من العمارة تتضاعف إنتاجيته بتضاعف مصادر العتاد المادي حيث تم زيادة حجم النواة إلى 64 قناة معالجة فكان التسريع خطياً و كان عدد التعليمات التي يتم تنفيذها في الدورة الواحدة 174.26 تعليمة.
0 0