Multithreaded Processor Core Optimized for Parallel Thread Execution

Abstract

لقد استغل معماريّو الحاسب الآلي التطوّر المتسارع في تقنية الدوائر المتكاملة عالية الكثافة (VLSI) و المتمثل في زيادة عدد الترانزستورات على الرقاقة الإلكترونية الواحدة في تطوير معالجات أكثر تعقيدا ً و أكثر فعاليّةً مثل معالج (Superscalar) الذي يعتمد على وجود تعليمات متوازية (ILP) في البرامج لكي يتسنّى له معالجة أكثر من تعليمة في آن واحد. بعض التطبيقات كمعالجة الرسوم و الحسابات العلمية هي تطبيقات كثيرة الإنتاجيّة حيث تحتوي على كمية هائلة من التوازي. إنّ المزايا المعقدة كالتنبأ بالتفرّع و إصدار أكثر من أمر معاً و التنفيذ غير المرتّب و الموجودة في العديد من المعالجات مثل (Superscalar) غيرضرورية لهذه التطبيقات. لذا فإن هذه التطبيقات تحتاج إلى معالجات خاصة تصمّم خصصيصا لها. هذه المعالجات الخاصة يجب أن تكون معالجات من نوع تعليمة واحدة و عدة نياسب (SIMT) و الذي يقتضي إصدار تعليمة واحدة و تنفيذها لعدة نياسب بالتعاقب. إنني أقترح في هذا البحث نواة معالج تسمّى (PAR) و المبنية على مجموعة التعليمات (PAR ISA) التي اقترحها الدكتور مدوّر. تعتبر نواة المعالج (PAR) من نوع (SIMT) و تقوم باستلام العبء من الإجرائية الرئيسية على شكل رزمة تسمّى (PAR Packet) حيث تقوم النّواة (PAR) بتنفيذ البرنامج المرتبط بهذه الرزمة لعدد معيّن من النياسب يتم تحديده في الرزمة (PAR Packet). لقد أظهرت نتائج المحاكاة أن النواة (PAR) نواة عالية الإنتاجية و عالية الاستفادة من مصادر العتاد المادي الموجودة. لقد كانت نسبة الاستفادة من العتاديات المادية 100% في أحسن الأحوال و كان الحد الأقصى لعدد التعليمات التي يتم تنفيذها في الدورة الزمنية الواحدة 2.75 تعليمة/الدورة عندما كانت النواة تحتوي على أربعة نياسب. بالإضافة إلى ذلك، أظهرت نتائج المحاكاة أن هذا النوع من العمارة تتضاعف إنتاجيته بتضاعف مصادر العتاد المادي حيث تم زيادة حجم النواة إلى 64 قناة معالجة فكان التسريع خطياً و كان عدد التعليمات التي يتم تنفيذها في الدورة الواحدة 174.26 تعليمة.