Efficient test relaxation techniques for combinational logic circuits
| dc.contributor.author | ALI SALEH AL-SUWAIYAN | |
| dc.date | 2002 | |
| dc.date.accessioned | 2022-05-18T04:07:30Z | |
| dc.date.available | 2022-05-18T04:07:30Z | |
| dc.degree.department | College of Computer Science and Engineering | |
| dc.degree.grantor | King Fahad for Petrolem University | |
| dc.description.abstract | التطور المذهل في الدوائر ذات التكامل العالي جدا جعل من صناعة الشرائح الحاوية للأنظمة أمراً شائعاً . الحجم الكبير جداً لبيانات الاختبار لهذه الشرائح يمثل مشكلة من أصعب المشاكل في اختبار هذه الشرائح . هناك طريقتان لحل هذه ا لمشكلة : تقليص بيانات الاختبار أو ضغطها . الكثير من أساليب ضغط بيانات الاختبارات تفترض بيانات اختبار مرخاة لكي تعطي نتائج أفضل . هذا العمل موجه لحل مشكلة إيجاد بيانات اختبار مرخاة من بيانات اختبار معطاة . يمكن إيجاد بيانات اختبار مرخاة بواسطة فحص كل بت لوحدها ، وهذه هي الطريقة التقليدية ، وهي بطيئة جداً بالنسبة للدوائر الكبيرة . التقليص الديناميكي هو طريقة أخرى لإيجاد بيانات اختبار مرخاة ، لكن هذه الطريقة أيضاً بطيئة وتبطيء عملية إيجاد بيانات اختبار عادية . بالإضافة إلى ذلك فإنها لا تصلح لإرخاء بيانات موجودة مسبقاً . والنتيجة هي أن الحل الموجود والوحيد للمشكلة تحت الاعتبار هو الطريقة التقليدية . في هذا البحث ، نقدم ثلاث طرق جديدة وفعالة لإزالة المتطلبات غير الضرورية في بيانات الاختبار لنحصل على بيانات اختبار مرخاة . كذلك نقدم دوال هدف جديدة لإزالة أكبر قدر من المتطلبات لبيانات الاختبار . بالمقارنة مع الطريقة التقليدية للحصول على بيانات اختبار مرخاة ، فإن الطرق المقترحة أسرع بشكل كبير جداً وكذلك فإن عدد المتطلبات متقارب جداً . | |
| dc.identifier.other | 4982 | |
| dc.identifier.uri | https://drepo.sdl.edu.sa/handle/20.500.14154/782 | |
| dc.language.iso | en | |
| dc.publisher | Saudi Digital Library | |
| dc.thesis.level | Master | |
| dc.thesis.source | King Fahad for Petrolem University | |
| dc.title | Efficient test relaxation techniques for combinational logic circuits | |
| dc.type | Thesis |