Design, modeling, and VLSI implementation of a RISC dataflow array processor

Abstract

في هذه الأطروحة يتم عرض تصميم وتنفيذ في نوع (VLSI) لمعالج مصفوفي من نوع RISC ذو خاصية التدفق البياني وقابل لإعادة التشكيل ويمتلك هذا المعالج المصفوفي كل خواص النماذج التدفقية الاستاتيكية والديناميكية ويستطيع هذا المعالج أن ينفذ خوارزميات عشوائية (تكرارية ونظامية) بطريقة استاتيكية وديناميكية ، ولقد تم اعتماد طريقة في نوع RISC لزيادة السرعة ولتقليل مساحة شريحة VLSI يستطيع كل عنصر من عناصر المعالج المصفوفي تنفيذ 25 أمر . ولأجل تأمين عملية اتصال أعظم بين كافة العناصر ، فإن كل عنصر يستطيع الاتصال بثمانية عناصر مجاورة باستخدام البوابات على حدود الشريحة بينما يستطيع هذا العنصر أن يتصل بسائر العناصر وبالحاسب الرئيسي باستخدام شبكة الاتصالات وناقل الحاسب الرئيسي الذي يجري بين صنفين من العناصر وهذا يؤدي إلى عملية اتصال أوثق وأسرع بين العناصر المعالجة . وبما أن هذه الطوبولوجية ممكن أن يعاد تشكيلها . فإنه من الممكن تنفيذ أي بياني تدفقي باستخدام هذا المعالج المصفوفي . وهناك وحة تحكم شبكية تقوم بتنظيم الاتصال بين العناصر المعالجة والحاسب الرئيسي ، حيث تصدر إشارات تحكم لنقل المعلومات بين كل عنصر والحاسب الرئيسي ، بحيث لا يستطيع العنصر الاتصال بالحاسب إلا عن طريق وحدة التحكم هذه . وتقوم وحدة التحكم هذه بالربط بين العناصر المعالجة والحاسب الرئيسي وقد تم نمذجة هذا المعالج على المستوى الوظيفي باستخدام لغة VHDL ، وقد تم تنفيذه على مستوى البوابات باستخدام المترجم السليكوني في نوع OASIS Logic 3 ويتطلب كل عنصر معالج 4261 بوابة CMOS بمساحة تبلغ 8081 × 7512 ميكرومتر مربع .